AMD Epyc Genoa con 12 chiplets ilustrados
solo ayer Ha aparecido la primera imagen del nuevo zócalo SP5 (LGA6096) y ahora finalmente podemos ver el procesador EPYC de próxima generación sin el disipador de calor incorporado.
El miembro del foro de Chiphell «zhangzhonghao» parece ser la primera persona en revelar la verdadera imagen del próximo procesador de servidor Zen4, cuyo nombre en código es Génova. Esta es la primera imagen que muestra los 12 chiplets instalados en SP5.
CPU AMD EPYC “Génova”, Fuente: Chiphell
EPYC Génova presenta hasta 96 núcleos y 192 series en su composición completa. AMD lanzará varias SKU con núcleos parcialmente rotos, por lo que el hecho de que este procesador tenga 12 chips no significa que tendrá 96 núcleos activos.
Cada matriz Zen4 CCD tiene un área de 72 mm², que es 8 mm² más pequeña que Zen3 (como la serie EPYC «Milán»). La matriz de E/S también es más pequeña, alrededor de 397 mm² en comparación con los 416 mm² de las CPU Zen3 EPYC. Sin embargo, AMD no tuvo problemas para instalar 6 chips en cada lado de la matriz de E/S, considerando que el paquete SP5 (LGA 6096) es un 37 % más grande que el SP3.
Procesador AMD EPYC Genoa de 16 núcleos, Fuente: VideoCardz
La nueva plataforma SP5 de AMD admitirá hasta 12 canales de memoria DDR5 además de una interfaz PCIe Gen5. AMD Genoa ya se está enviando a los primeros clientes, según AMD. La nueva serie EPYC 7004 ahora está en camino para su lanzamiento a fines de este año.
Especificaciones de los rumoreados procesadores de la serie AMD EPYC | ||||||
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Tarjetas de video | 7001 «Nápoles» | 7002 «Roma» | 7003 «Milán» 7003 «Milán-X» |
7004 «Génova» | 7004 «Bérgamo» | |
7005 «Taurina» | lanzar | 2017 | 2019 | 2021 | 2022 | 2022 |
2023/2024 | edificio | zinc de 14 nm | 7nm Zen 2 | Zen 3 de 7nm | Zen4 de 5 nanómetros | 5nm Zen4c |
Zaín 5 | Enchufar | SP3 (LGA4094) | SP3 (LGA4094) | SP3 (LGA4094) | SP5 (LGA-6096) | SP5 (LGA-6096) |
SP5 (LGA-6096) | Módulos/rebanadas | 4xCCD | 8xCCD + 1xIOD | 8xCCD + 1xIOD | 12xCCD + 1xIOD | 12xCCD + 1xIOD |
por confirmar | ||||||
Núcleos máximos | Reloj máximo | por confirmar | por confirmar | |||
por confirmar | Caché L2 por centro | 0,5 MB | 0,5 MB | 0,5 MB | 1 megabyte | por confirmar |
por confirmar | Caché L3 por CCX | 8 MB | 8 MB | 32 MB / 96 MB | 32 MB | |
por confirmar | ||||||
por confirmar | ||||||
canales de memoria | soporte de memoria | carriles PCIe | ||||
por confirmar | por confirmar |
cTDP máx. por confirmar fuente: zhangzhonghao @chevel
Vía @9550pro
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